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序號
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課
程 名
稱 |
培
訓 目
標 |
近開課時間
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學
期 |
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芯片、集成電路設(shè)計系列培訓班
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D1 |
大型RISC處理器設(shè)計培訓班 |
大型RISC處理器設(shè)計培訓 |
2025年8月18日...直播、現(xiàn)場培訓皆可....用心服務(wù)..........--即將開課--..............................(請抓緊報名) |
5天；
30學時 |
D2 |
ADC/DAC培訓班 |
本課程講授數(shù)據(jù)轉(zhuǎn)換器的特性、結(jié)構(gòu)、組成單元、設(shè)計要點、校準技術(shù)、低功耗設(shè)計技術(shù)以及設(shè)計實例等內(nèi)容，通過本課程的學習，可以基本掌握數(shù)據(jù)轉(zhuǎn)換器的設(shè)計原理、設(shè)計方法、關(guān)鍵電路設(shè)計點等，提高數(shù)據(jù)轉(zhuǎn)換器設(shè)計的一次成功率。 |
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5天；
30學時 |
D3 |
RTL code與SOC關(guān)鍵技術(shù)培訓班 |
“RTL code與SOC關(guān)鍵技術(shù)”課程為數(shù)字集成電路前端設(shè)計的專題進階類課程，內(nèi)容包含SOC設(shè)計、RTL代碼風格、RTL code與VLSI體系架構(gòu)、專題針對性LAB等內(nèi)容；并在此基礎(chǔ)上講授提高設(shè)計效率、電路調(diào)試技巧以及電路優(yōu)化等高級話題。幫助學員掌握基于SYNOPSY EDA TOOLS構(gòu)成的完整ASIC設(shè)計流程。通過本課程的學習，學員能夠熟悉典型數(shù)字SOC設(shè)計，RTL代碼風格編寫，并具備中級以上的數(shù)字電路設(shè)計水平。 |
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5天；
30學時 |
D4 |
數(shù)字集成電路前端多時鐘設(shè)計專題班 |
本次課程講授PLL原理，結(jié)構(gòu)，應(yīng)用，各功能模塊以及頂層具體實現(xiàn)方案。通過本課程培訓，學員可以掌握PLL的設(shè)計流程，并且能夠按照設(shè)計指標要求，實現(xiàn)PLL的設(shè)計與仿真，掌握PLL中關(guān)鍵模塊的設(shè)計方法以及提高性能的具體方案。 |
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5天；
30學時 |
D5 |
PLL設(shè)計實戰(zhàn)提高班 |
本次課程講授PLL原理，結(jié)構(gòu)，應(yīng)用，各功能模塊以及頂層具體實現(xiàn)方案。通過本課程培訓，學員可以掌握PLL的設(shè)計流程，并且能夠按照設(shè)計指標要求，實現(xiàn)PLL的設(shè)計與仿真，掌握PLL中關(guān)鍵模塊的設(shè)計方法以及提高性能的具體方案。 |
2025年8月18日...直播、現(xiàn)場培訓皆可....用心服務(wù)..........--即將開課--..............................(請抓緊報名) |
5天；
30學時 |
D6 |
模擬高級培訓班 |
模擬高級培訓 |
2025年8月18日...直播、現(xiàn)場培訓皆可....用心服務(wù)..........--即將開課--..............................(請抓緊報名) |
5天；
30學時 |
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數(shù)字設(shè)計初、中級培訓班 |
數(shù)字設(shè)計初、中級培訓 |
2025年8月18日...直播、現(xiàn)場培訓皆可....用心服務(wù)..........--即將開課--..............................(請抓緊報名) |
5天；
30學時 |
D7 |
數(shù)字設(shè)計高級培訓班 |
本課程將向?qū)W生提供集成電路設(shè)計的理論與實例相結(jié)合的培養(yǎng)訓練，講述包括電路設(shè)計與仿真、版圖設(shè)計和驗證以及寄生參數(shù)提取的完整全定制集成電路設(shè)計流程以及CADENCE與IC制造廠商的工藝庫配合等內(nèi)容。通過系統(tǒng)的理論學習與上機實踐，學生可掌握集成電路設(shè)計流程以及各階段所使用的工具，并能進行集成電路的設(shè)計工作。 |
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5天；
30學時 |
D8 |
數(shù)字IC前端設(shè)計高級培訓班 |
本課程講授基于Synopsys EDA tools構(gòu)成的ASIC/SOC數(shù)字電路前端開發(fā)流程，授課內(nèi)容包括電路開發(fā)前期的系統(tǒng)定義、功能劃分、RTL代碼編寫技巧、驗證平臺TestBench編寫技巧、電路仿真技巧、ASIC綜合技術(shù)、ASIC靜態(tài)時序分析技術(shù)、DFT設(shè)計等。學員通過運用數(shù)字邏輯、硬件描述語言完成一個中等規(guī)模的專題項目設(shè)計，在課程過程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時序分析、可測性設(shè)計、一致性驗證等一系列數(shù)字電路前端流程中的設(shè)計技巧，終使學員達到能獨立完成中等規(guī)模電路模塊的前端設(shè)計水平。 |
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5天；
30學時 |
D9 |
Synopsys 軟件培訓班（上） |
本課程可幫助IC工程師進一步全面系統(tǒng)地理解IC設(shè)計概念與方法。培訓將采用Synopsys公司相關(guān)領(lǐng)域的培訓教材，培訓方式以講課和實驗穿插進行。Synopsys Formality;Synopsys Prime Time 1；Synopsys Prime Time 2；TetraMAX 1；TetraMAX 2: DSMTest ATPG |
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5天；
30學時 |
D10 |
Synopsys 軟件培訓班（下） |
DFT Compiler 1;HSPICE Essentials;HSPICE Advanced Topics;Design Compiler 1;Lynx Design System;Specman Elite Basics for Verification Environment Users |
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5天；
30學時 |
D11 |
集成電路版圖設(shè)計師中、高級培訓班 |
集成電路工藝制造;集成電路設(shè)計EDA軟件;芯片物理結(jié)構(gòu)分析;版圖編輯;邏輯分析;物理驗證;芯片物理結(jié)構(gòu)分析;版圖編輯 |
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5天；
30學時 |
D12 |
CPU源代碼分析與芯片設(shè)計及Linux移植 |
全面系統(tǒng)地講解了CPU的芯片設(shè)計技術(shù)。書中詳細分析了開放源代碼32位RISC CPU（or1200）的源代碼、編譯器的移植、Linux操作系統(tǒng)的移植，介紹了CPU源代碼在FPGA上的實現(xiàn)方法，說明了CPU芯片的全定制設(shè)計方法。 |
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5天；
30學時 |
D13 |
聚焦離子束（FIB）技術(shù)在芯片設(shè)計及加工過程中的應(yīng)用 |
聚焦離子束（FIB）技術(shù)在芯片設(shè)計及加工過程中的應(yīng)用 |
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5天；
30學時 |
D14 |
SpringSof/tLaker模擬與混合信號版圖設(shè)計培訓 |
SpringSof/tLaker模擬與混合信號版圖設(shè)計培訓 |
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5天；
30學時 |
D15 |
先進IC設(shè)計技術(shù)培訓班 |
先進IC設(shè)計技術(shù)培訓 |
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5天；
30學時 |
D16 |
Cadence納米集成電路設(shè)計新技術(shù)培訓班 |
Cadence納米集成電路設(shè)計新技術(shù)培訓班 |
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5天；
30學時 |
D17 |
集成電路設(shè)計驗證與失效分析案例 |
集成電路設(shè)計驗證與失效分析案例 |
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5天；
30學時 |
D18 |
IC版圖設(shè)計中EDA工具定制應(yīng)用 |
IC版圖設(shè)計中EDA工具定制應(yīng)用 |
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5天；
30學時 |
D19 |
IC 測試培訓班 |
IC 測試培訓 |
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5天；
30學時 |
D20 |
集成電路設(shè)計與驗證（模塊）培訓班 |
采用IC設(shè)計理論與設(shè)計實例相結(jié)合的方法，講授IC設(shè)計與仿真、版圖設(shè)計與驗證的完整全定制集成電路設(shè)計流程，包括Cadence Spectre-RF，ADE，AMS和Virtuoso設(shè)計環(huán)境，Cadence與IC制造廠商的工藝庫配合等培訓與上機實習。講授深亞微米集成電路工藝與器件，CMOS基本單元和時序電路的設(shè)計與實例，射頻集成電路（RFIC）設(shè)計相關(guān)的基本知識，無線通信系統(tǒng)收發(fā)信機結(jié)構(gòu)，RFIC基本功能模塊LNA、Mixer和VCO等的設(shè)計方法，RFIC設(shè)計實例。講授基于Cadence平臺的全定制IC設(shè)計流程，包括原理圖仿真、版圖設(shè)計和版圖驗證。 |
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5天；
30學時 |
D21 |
Cadence Silicon Ensemble自動布局布線與VCS仿真 |
Cadence Silicon Ensemble自動布局布線與VCS仿真 |
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5天；
30學時 |
D22 |
Synopsys Chip Synthesis設(shè)計邏輯綜合與DFT Compiler培訓 |
Synopsys Chip Synthesis設(shè)計邏輯綜合與DFT Compiler培訓 |
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5天；
30學時 |
D23 |
Synopsys Prime Time靜態(tài)時序分析與ModelSim高級仿真培訓 |
Synopsys Prime Time靜態(tài)時序分析與ModelSim高級仿真培訓 |
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5天；
30學時 |
D24 |
PrimeRail培訓 |
PrimeRail培訓 |
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5天；
30學時 |
D25 |
“IC版圖員”培訓班 |
“IC版圖員”培訓 |
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5天;
30學時 |
D26 |
集成電路前端及后端設(shè)計
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集成電路前端及后端設(shè)計 |
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5天;
30學時 |
D27 |
芯片設(shè)計、實現(xiàn)與FPGA驗證 |
芯片設(shè)計、實現(xiàn)與FPGA驗證 |
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5天;
30學時 |
D28 |
電路設(shè)計
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電路設(shè)計 |
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5天;
30學時 |
shuhaipeixun
1299983702
總部李老師